在芯片内部总线（on-chip bus/interconnect，如AMBA AHB/AXI、NoC网络）中，数据压缩技术主要用于解决带宽瓶颈、功耗过高、面积压力三大痛点，尤其在高性能SoC、AI芯片、多核处理器中越来越普遍。

以下是当前主流采用的几类数据压缩技术，按适用场景和实现难度排序，配上形象比喻和典型案例：

1. Base-Delta-Immediate (BΔI) 压缩 （最实用、最广泛用于片上缓存与总线的数据压缩） 比喻：把一堆亲戚的照片打包——选一张“基准照”（Base），其他照片只记“和基准的差异”（Delta），再加上几个“立即数”（Immediate）作为特例。 核心：观察到缓存行/总线数据往往有很强的“局部值相关性”（同一个基值+小偏移）。 压缩流程：
   • 如果整块数据都是0或重复值 → 极简编码（零值/重复模式）。
   • 否则选一个32位Base + 多个小Delta（8/16位偏移）表示其他字。 典型效果：平均压缩比1.5–2.5×，硬件几乎只增加少量比较器+选择逻辑。 代表：Carnegie Mellon大学2012年论文，已被Intel/AMD部分缓存设计参考采用。
2. 字典压缩 / 重复去除（Dictionary-based / Frequent Pattern Compression） 比喻：像发微信群红包，只发一次“口令”，大家领一样的钱。 核心：在总线传输前/片上缓存中建一个小型动态字典，记录最近出现的常见32/64位值。后续相同值只传索引（4–8位）。 优点：对指针、地址、控制字等重复模式特别友好。 缺点：字典维护有少量开销。 常见变体：FPC（Frequent Pattern Compression）、SCMS（Selective Compressed Memory System）。 压缩比：1.4–2.0×，常用于AHB/AXI总线tracer或低功耗NoC。
3. 零值/稀疏数据压缩（Zero-value / Sparse Compression） 比喻：寄快递时把空箱子直接折叠，只寄标签。 核心：AI/稀疏神经网络时代最火。总线数据中大量0或极少非零值时，只传非零值的位置+数值（Run-Length + Value）。 典型实现：
   • 宽总线（512/1024位）→ 提取non-zero元素 → 打包成紧凑格式 → 再对齐移位填空位。 代表：华为昇腾、寒武纪、地平线等AI芯片的片上互连大量采用。 压缩比：在稀疏度90%以上时可达5–10×以上。
4. 基于AXI/NoC的包头/地址压缩 + 实时无损压缩 比喻：高铁只报车次+到站，不报每节车厢乘客名单。 常见技术：
   • ID压缩（把长ID压缩到Crossbar位宽）。
   • 地址增量编码（只传delta地址而非全地址）。
   • 专利级：CN115834504A（基于AXI的数据压缩/解压缩）、片间互连的“数据命令分离+片间压缩”。 目标：降低NoC链路翻转率、减少功耗（动态功耗 ∝ 翻转率）。
5. 测试数据压缩（Test Data Compression） 虽然不是运行时，但也属于芯片内部总线范畴。 用LFSR/扫描链+异或网络，把海量测试向量压缩90%以上，只在ATE端解压。 代表：IEEE 1500、Mentor Tessent等。

一句话总结当前趋势： “从通用总线 → AI专用NoC，压缩已从‘可选锦上添花’变成‘必须的雪中送炭’” ——2025–2026年量产的高端SoC（尤其是>100 TOPS AI芯片），片上总线/互连几乎100%集成某种形式的数据压缩，否则带宽和功耗根本hold不住。