前四篇文章在此：

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第十一章 无去耦电容的 PDN

在低频段，VRM（电压调节模块）与大容量去耦电容为 PDN 提供低阻抗。在高频段，片上电容与封装内电容为 PDN 提供低阻抗。使用典型模型参数，我们可以看出这种简单情况下完整的阻抗曲线大致形态。

下图是电路板带电源 / 地层、但未额外添加去耦电容时的仿真阻抗曲线。它包含一个简易 VRM、大容量去耦电容，以及 50 nF 的片上电容。

如果目标阻抗是 1 Ω，这块电路板完全可以正常工作，不需要额外添加去耦电容。不管在板上再加多少、什么容值的电容，PDN 的噪声都依然在可接受范围内。即使目标阻抗低至 0.2 Ω，只要电流频谱在 5 MHz～20 MHz 区间内没有出现最坏情况的幅度尖峰，这块板子也可能正常工作。

这就是为什么很多电路板无论板级怎么设计都能正常工作—— 原因就在于片上电容，以及作为 VRM 一部分的大容量去耦电容。也正因为如此，有时有人会发现：把板上的去耦电容拆掉，电路照样正常运行，于是就流传出 **“去耦电容其实没那么重要”** 的错误说法。但是，这种情况并不能保证适用于你具体的产品应用。即使是同一块电路板，更换不同芯片后，由于电流需求、片上电容、封装各不相同，最终表现也可能天差地别。

要想对 PDN 设计有足够的把握，板级设计工程师必须掌握这些信息：

• 封装模型
• 片上电容大小
• 芯片的电流频谱

虽然封装模型、片上电容以及芯片的电流频谱都非常重要，但从大多数半导体供应商那里获取这些信息却十分困难。我们往往必须在缺少这些关键信息的情况下，完成板级去耦设计。在这种情况下，基于合理的假设来开展板级设计就显得尤为重要。

板级设计中最常见的两个假设是：

1. 封装引线电感会把板级阻抗起关键作用的频率限制在 100 MHz 以下；
2. 芯片的电流需求与目标阻抗，可以根据芯片最坏情况下的功耗来估算。

当目标阻抗为 1 Ω 或更高时，电路板设计与去耦电容可能并非关键因素。但要实现 1 Ω 以下的目标阻抗，就必须精心选择电容，并将其合理集成到电路板中，以优化性能。

通过合理配置去耦电容的数量、容值、布局方式，并利用电源 / 地层将它们与 VRM 和封装引线相连，我们可以把 PDN 阻抗控制到毫欧级别以下。

了解单个电容的特性、电容组合的特性，以及电容与电源 / 地层的相互作用，是实现最高性价比 PDN 设计的基础。

第十二章 MLCC电容

理想电容的阻抗会随频率升高而成反比下降，关系式为：

式中：

• Z = 阻抗，单位：欧姆
• f = 频率，单位：赫兹
• C = 电容值，单位：法拉

例如，下图给出了 4 个理想电容的阻抗曲线。人们很容易产生这样的想法：既然电容的特性是这样，那我们只在板上放一颗大容量电容，用它在越来越高的频率下提供低阻抗，不就行了吗？

这种思路的问题在于，实际电容的特性与理想电容并不完全相同。下图给出了一个实际 0603 封装电容的实测阻抗曲线示例。

虽然阻抗一开始和理想电容一样，但与理想电容不同的是：实际电容会先降到一个最低阻抗，然后阻抗开始上升。

在很高的频率范围内，实际电容都可以用一个简单的 RLC 电路模型来近似。理想 RLC 电路的仿真阻抗与实测结果吻合度非常高。下图给出了采用特定参数时，实测阻抗与仿真阻抗的对比。

R = 0.017 Ohm C = 180 nF L = 1.3 nH

在这个模型中，参数 R、L、C 都不随频率变化，它们各自都是理想元件。但是，当把它们串联在一起时，这些理想元件组合后的阻抗曲线，与电容实际测量的阻抗非常接近。

理想 RLC 电路能够匹配实际电容的特性，这使得 RLC 电路模型在对实际电容进行建模时极为有用，即便在 1 GHz 以上的超高带宽下依然适用。

RLC 模型的综合特性与其中任何单个元件的特性都不相同。下图对它们进行了对比。

低频时，RLC 电路的阻抗由理想电容决定。高频时，RLC 电路的阻抗由理想电感决定。RLC 电路的最低阻抗由理想电阻决定。

阻抗达到最小值时的频率，称为自谐振频率（SRF），其公式为：

式中：

• SFR = 自谐振频率，单位：MHz
• L = 等效串联电感，单位：nH
• C = 电容量，单位：nF

例如，对于前面所示的实际电容，其自谐振频率可估算为：

从前面的例子可以看出，这个计算值与该电容实测的自谐振频率非常接近。

在自谐振频率（SRF）附近，RLC 电路的阻抗特性既不同于理想电感，也不同于理想电容，其变化规律较为复杂，还与电阻 R 的取值有关。这使得很难用简单公式做解析估算，但通过任意一款免费的 SPICE 仿真软件都可以轻松仿真

在自谐振频率（SRF）以上，阻抗主要由电感决定。想要降低高频阻抗，关键就是降低电感。这是在电容选型以及板级集成设计中，最需要调整的工程参数。

请改变你对电容的认知。

一颗多层陶瓷电容（MLCC）根本不是电容，它其实是一个带隔直功能的电感。

电容应用中的所有设计要点，都在于装配电感的设计，而不是电容量本身。

电阻 R 与构成电容的内部金属层的串联电阻有关。电容 C 则取决于电容的层数、内部电极面积、电极间距以及介电常数。

第十三章 等效串联电感

电感 L 通常被称为等效串联电感（ESL），它更多取决于电容在电路板或测试夹具上的安装方式，而非电容本身。

尽管许多电容厂商会给出器件的 **“固有电感”参数，但这个数值毫无实际意义 **，在判断真实电容性能时完全没用。相反，我们会看到 ESL 是如何被电容的安装结构 / 布局所决定的。

有些电容在相同安装条件下，凭借其自身设计就能实现更低的 ESL。这并非因为它们的固有电感更低，而是其结构设计让安装后的整体电感变得更小。

例如 X2Y 电容（一种交叉指型结构电容），在典型安装方式下，其 ESL 会低于 0603 封装电容。下图对比了同一块电路板上，0603 电容与 X2Y 电容的实测阻抗曲线。

这两种不同电容在低频段的阻抗几乎相同，但高频阻抗差异巨大。根本原因在于：四端 X2Y 电容本质上相当于四个独立电容并联。

它们的环路电感并联后，会降低整个电容的等效环路电感。这在某些设计中是一个非常显著的优势。

下图展示了电源与回流电流从 BGA 封装焊盘到电容的完整路径。电容的ESL（等效串联电感），在一阶近似下，与这条路径上的设计结构直接相关。

与电容及其到封装的电流路径相关的 ESL 可划分为四个区域：

1. 表层走线与平面腔体顶部的环路电感
2. 从电容焊盘到平面腔体顶部的过孔环路电感
3. 从电容过孔到 BGA 过孔的扩散电感
4. 封装下方腔体到封装引脚或焊球的环路电感

应对每个区域采用不同的设计方法，以尽可能实现最低的 ESL。

当电路板上只使用少量电容，且从电容到封装引脚的平面内电流分布没有明显重叠时，每个电容的 ESL 就是整条路径的环路电感。在这种情况下，各个电容相互独立工作，可以用简单的 SPICE 模型与仿真，精确仿真板上多个电容并联后的阻抗曲线。

但当电流分布发生重叠时 —— 比如电容集中在板子的一个区域，或大量电容环绕一个封装 —— 电源 / 地腔体中的扩散电感，就会成为一个与电容位置、容值、封装引脚位置都相关的复杂函数。

这就是为什么把电容的 ESL 拆分为安装电感和腔体内扩散电感非常有用。当电容之间互不影响时，腔体扩散电感可以和安装电感合并为 ESL。当电容的扩散电感相互耦合时，想要精确估算封装看到的阻抗曲线，唯一准确的方法就是使用3D 场仿真器，它会把每个电容的电流分布都计算在内。在这种情况下，电容的摆放位置以及封装内电源 / 地引脚的位置就变得至关重要。

将安装电感与腔体扩散电感分开考虑，始终是一种良好的设计习惯。在需要时，可以再把它们合并成一个数值，用于估算整体 ESL。