FPGA内部会使用一个时钟信号，使用一个由十进制计数器和六进制计数器组成的六十位计数器，进行计数，然后进位，通过计数器信号来实现，并用smg将信号通过数码管来展现。
四、操作方法与实验步骤
1、建立一个文件夹
由于QUARTUS II的每个文件夹下只能有一个工程，所以先单独为保存的工程建立一个文件夹。在E:/DEMO/Verilog目录下，建立文件夹test。
2、仿真
建立工程M60，建立CNT6、CNT10、M60等的VHDL File设计文件。编译并进行仿真。
3、新建工程
1)启动QUARTUS II软件
2)选择软件中的菜单 File>New Project Wizard，按照新建一个名为“stopwatch”工程。
3）建立CNT6、CNT10、clk_1hz、smg、M60等的VHDL File设计文件，并creat-symble。
3）运用 VHDL 描述六进制计数器或运用原理图描述六进制计数器。秒表的十位为六进制计数器，个位为十进制计数器，按照时序关系连接电路，参考连接如下图所示

4）对设计文件进行编译，Quartus II编译器窗口包含了对设计文件处理的全过程。在Quartus II软件中选择 Processing>Start Compliation，则出现 Quartus II的编译器窗口。选择：Processing->Start Compilation进行编译。
5）然后将程序下载到实验箱之中进行硬件验证。选择Processing/Start Compilation。
6）在前面选择好一个合适的目标器件（在这个实验中选择为EP5CSEMA5F31C6），完成设计的分析综合过程，得到工程的数据文件以后，需要对设计中的输入、输出引脚指定到具体的器件管脚号码，指定管脚号码称为管脚分配或管脚锁定。这里介绍如下方法进行管脚锁定。
点击 Assignments菜单下面的Pin Planner，进入到引脚分配窗口。依照下表对所有端口进行管脚分配，如图所示。

所有引脚全部分配结束后的软件窗口
7）再次编译，值得注意的是，当管脚分配完之后一定要进行再进行一次全编译，以使分配的管脚有效，全局编译。Processing->Start Compilation。
8）完成下载
9）实验现象：数码管 0 和数码管1 从 0 计数到 59，同时 LED0 熄灭一次。
附录：

LIBRARY  IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY M60 IS
   PORT(CLK:STD_LOGIC;
        Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
        COUT:OUT STD_LOGIC);
END M60;
ARCHITECTURE BEHAVE OF M60 IS
COMPONENT CNT10
   PORT(CLK,EN,RST:STD_LOGIC;
        Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
        COUT:OUT STD_LOGIC);
END COMPONENT;
COMPONENT CNT6
   PORT(CLK,EN,RST:STD_LOGIC;
        Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
        COUT:OUT STD_LOGIC);
END COMPONENT;
SIGNAL COUT1,COUT2,EN1,RST1:STD_LOGIC;
BEGIN
			U1:CNT10 PORT MAP(CLK=>CLK,Q=>Q(3 DOWNTO 0),EN=>EN1,RST=>RST1,COUT=>COUT1);
		U2:CNT6   PORT MAP(CLK=>COUT1,Q=>Q(7 DOWNTO 4),EN=>EN1,RST=>RST1,COUT=>COUT2);
				EN1<='1';
					RST1<='1';
					COUT<=COUT1 NOR COUT2;
END BEHAVE;

四、实验结果分析及讨论

实验现象：数码管 0 和数码管1 从 0 计数到 59，同时 LED0 熄灭一次。
仿真波形：七段译码器的显示随着计数器模块的输出变化进行变化，从0到59，然后归零。计数器模块的输出随着时钟信号进行变化。
时钟信号：应为一个周期为1秒的方波，频率为1Hz。
计数器模块（M60）功能：用于生成时钟信号或计数信号，它可以从较高的频率分频到一个较低的率，供其他模块使用。
smg模块功能：根据输入的4位二进制数生成七段显示器的控制信号。