CML指电流模式逻辑（Current Mode Logic)，是高速设计中最常见的一种电平。高速应用中，有许多常用的高速接口采用CMI电平，如XAUI（10Gbps以太网连接单元接口）、10GXFI接口（10Gbps以太网串行接口）等。

  由于输入和输出端口的匹配已集成于片内，基本不需要外部端接，因此CML的应用非常简单。

  如下图所示，CML的电源Vcc一般取 1.2V，其输出端由一对三极管组成的差动放大器构成，三极管的发射极与GND之间串有一个16mA电流源，三极管的集电极与Vcc之间串接50电阻。

  CML的输出信号OUT+或 OUT-电平如下图所示。其共模电平为Vcc-0.2V，摆幅为400mV（Vcc-0.4V~Vcc)，因此CML输出差分信号对的摆幅为800mV。

  CML的输入端由射极输出器构成，具有输入阻抗大的特点，其输入结构如下图所示。

  下表列出了某厂家CML电平的输入/输出规格参数。其中Vs指输入信号的电平范

围。与LVPECL一样，对CML电平，国际标准组织也尚未制定任何标准，不同厂家器件的参数并不一致，在应用中需仔细分析器件资料上的对应参数。

  CML和LVPECL 支持的数据速率都高达10Gbps，但 LVPECL对外部端接电路有较多的要求应用上较为不便，且在功耗上，CML 也低于 LVPECL，因此，极高速信号往往采用匹配方式简单的CML电平；而LVPECL的优势是输出端采用射极输出器，输出阻抗小，驱动能力更强，且·LVPECL的抗抖动能力相对也较强，因此板内高速数据信号、有精度和抖动要求的高速时钟信号往往采用LVPECL电平。