D型触发器

D型触发器是一种改进的置位-复位触发器，通过增加一个反相器来防止S和R输入处于相同的逻辑电平。

1、概述

D型触发器克服了基本SR NAND门双稳态电路的主要缺点之一，即禁止了SET =“0”和RESET =“0”的不确定输入条件。
这种状态将强制两个输出都为逻辑“1”，覆盖反馈锁定动作，而首先变为逻辑电平“1”的输入将失去控制，而另一个仍为逻辑“0”的输入则控制锁存器的最终状态。
但为了防止这种情况发生，可以在“设置”和“重置”输入之间连接一个反相器，产生另一种类型的触发器电路，称为数据锁存器、延迟触发器、D型双稳态、D型触发器或简称D触发器，因为它更常被称为D触发器。
D触发器是所有时钟触发器中最重要的一种。通过在设置和重置输入之间添加一个反相器（NOT门），S和R输入成为彼此的互补，确保两个输入S和R永远不会同时相等（0或1），从而允许我们使用单个D（数据）输入来控制触发器的翻转动作。
然后这个数据输入，标记为“D”，用于代替“设置”信号，反相器用于生成互补的“重置”输入，从而从电平敏感的SR锁存器中制作出电平敏感的D型触发器，现在S = D且R = not D，如图所示。

D型触发器电路

我们记得，一个简单的SR触发器需要两个输入，一个用于“设置”输出，另一个用于“重置”输出。通过将一个反相器（NOT门）连接到SR触发器，我们可以使用单个输入来“设置”和“重置”触发器，因为现在两个输入信号是彼此的互补。这种互补避免了SR锁存器在两个输入都为LOW时固有的模糊性，因为那种状态不再可能。

因此，这个单一输入被称为“数据”输入。如果这个数据输入保持HIGH，触发器将被“设置”，当它为LOW时，触发器将改变并变为“重置”。然而，这将毫无意义，因为触发器的输出将在每个脉冲施加到这个数据输入时总是发生变化。

为了避免这种情况，使用了一个额外的输入，称为“时钟”或“使能”输入，用于在所需的数据被存储后，将数据输入与触发器的锁定电路隔离开来。效果是，只有当时钟输入处于活动状态时，D输入条件才会被复制到输出Q。这就形成了另一种时序设备的基础，称为D触发器。
“D触发器”将存储并输出任何逻辑电平，只要其数据端子上的时钟输入为HIGH。一旦时钟输入变为LOW，触发器的“设置”和“重置”输入都被保持在逻辑电平“1”，因此它不会改变状态，并存储时钟转换发生前其输出上存在的任何数据。换句话说，输出被“锁定”在逻辑“0”或逻辑“1”。

D型触发器真集表

注意：↓ 和 ↑ 指示时钟脉冲的方向，因为假设D型触发器是边沿触发的。

2、主从D触发器

基本的D型触发器可以通过在其输出端增加第二个SR触发器来进一步改进，该SR触发器在互补时钟信号激活时产生一个“主从D型触发器”。在时钟信号的前沿（低到高）上，第一阶段，即“主”级锁存D处的输入条件，而输出级被停用。

在时钟信号的后沿（高到低）上，现在激活了第二级“从”级，锁存来自第一主电路的输出。然后，输出级似乎在时钟脉冲的负沿上被触发。“主从D型触发器”可以通过将两个具有相反时钟相位的锁存器级联在一起来构造，如图所示。

主从D触发器电路

从上文我们可以看出，当时钟脉冲的前沿到来时，主触发器将从数据D输入加载数据，因此主触发器是“开启”的。随着时钟脉冲的后沿到来，从触发器正在加载数据，即从触发器是“开启”的。

那么，总会有一个触发器是“开启”的，另一个是“关闭”的，但永远不会同时出现主触发器和从触发器都“开启”的情况。因此，只有当时钟输入上施加了一个完整脉冲，即0-1-0时，输出Q才会获得D的值。

市场上有许多不同的D触发器IC，包括TTL和CMOS封装，其中较常见的是74LS74，这是一个双D触发器IC，在单个芯片内包含两个独立的D型双稳态电路，使得可以制成单个或主从翻转触发器。

其他D触发器IC包括具有直接清零输入的74LS174六D触发器、具有互补输出的74LS175四D触发器，以及在一个单一封装中包含八个具有清零输入的D型触发器的74LS273八位D型触发器。

74LS74 双D型触发器

其他流行的D型触发器IC如下：

3、使用D型触发器进行分频

D型触发器的一个主要用途是作为频率分频器。如果将D型触发器的Q输出直接连接到D输入，给予设备闭环“反馈”，连续的时钟脉冲将使双稳态每两个时钟周期“翻转”一次。

在计数器教程中，我们看到了数据锁存器可以用作“二进制分频器”或“频率分频器”，以产生一个“除以2”计数器电路，即输出的频率是时钟脉冲的一半。通过在D型触发器周围放置一个反馈环，可以构建另一种类型的触发器电路，称为T型触发器，或者更常见的是T型双稳态，它可以用作二进制计数器中的除以二电路，如下所示。

2分频计数器

从上面的频率波形可以看出，通过将输出$\overline{Q}$“反馈”到输入端子D，Q处的输出脉冲的频率正好是输入时钟频率（${ƒ}_{IN}$）的一半（ƒ/2）。换句话说，电路产生了分频效果，因为它现在将输入频率除以二（一个八度），即每两个时钟周期Q = 1一次。

4、D触发器作为数据锁存器

除了分频之外，D触发器的另一个有用应用是作为数据锁存器。数据锁存器可以用作一种设备，用于保持或记住其数据输入上存在的数据，因此它有点像一个单比特存储设备，像TTL 74LS74或CMOS 4042这样的IC正是为此目的而以四格式提供的。

通过将四个1位数据锁存器连接在一起，使它们的所有时钟输入都连接在一起并同时“被时钟控制”，就可以制作一个简单的“4位”数据锁存器，如下所示。

4位数据锁存器

5、透明数据锁存器

数据锁存器在电子和计算机电路中非常有用。它们可以设计成在两个输出Q及其反相或互补输出$\overline{Q}$上具有非常高的输出阻抗，以减少用作缓冲器、I/O端口、双向总线驱动器甚至显示驱动器时对连接电路的阻抗效应。

但是，单个“1位”数据锁存器本身并不实用，因此市场上可获得的IC将4、8、10、16甚至32个单独的数据锁存器集成到一个单一的IC封装中，其中一个这样的IC器件是74LS373八位D型透明锁存器。

74LS373中的八个单独的数据锁存器或双稳态是“透明”的D型触发器，意味着当时钟（CLK）输入为逻辑“1”时（但也可以是低电平有效），Q处的输出跟随数据D输入。

在这种配置中，锁存器被认为是“打开”的，从$overlineD$输入到$\overline{Q}$输出的路径似乎是“透明的”，因为数据不受阻碍地通过它流动，因此得名透明锁存器。

当时钟信号为逻辑“0”时，锁存器“关闭”，$\overline{Q}$处的输出被锁定在时钟信号改变之前存在的数据的最后值，并且不再响应$\overline{D}$而变化。

8位数据锁存器

6、总结

数据或D型触发器可以使用一对背靠背的SR锁存器构建，并在S和R输入之间连接一个反相器（非门）以允许单个D（数据）输入。

基本D触发器电路可以通过在其输出端添加第二个SR触发器来进一步改进，该触发器在互补时钟信号激活时产生“主从D触发器”设备。

D型锁存器和D型触发器之间的区别在于，锁存器没有时钟信号来改变状态，而触发器总是有。D触发器是一个边沿触发设备，它在时钟上升沿或下降沿将输入数据传输到$\overline{Q}$。数据锁存器是电平敏感设备，如数据锁存器和透明锁存器。

在接下来的关于顺序逻辑电路的教程中，我们将研究如何将数据锁存器连接在一起，以产生另一种称为移位寄存器的顺序逻辑电路，用于将并行数据转换为串行数据，反之亦然。