自1970年代初问世至今，微处理器在复杂性和功能上经历了重大变革。其性能与成本效益的指数级提升可归因于半导体行业对摩尔定律的遵循——即芯片晶体管数量每两年翻倍。Robert Dennard提出的MOSFET缩放准则曾有效确保晶体管在面积和功耗降低的同时提升性能。然而，随着栅极氧化层厚度缩减至数个原子层，由电子隧穿效应引发的亚阈值泄漏电流逐渐占据动态电流的显著比例。工艺工程师不得不通过材料创新与晶体管结构改进[3]延续面积缩放（如图1所示）。尽管非传统缩放方法在提升性能方面成效显著，但其在降低功耗方面收效甚微。

图1. 微处理器关键指标的缩放趋势

Dennard缩放的失效导致微处理器功率密度自2000年代初持续攀升。此外，互连延迟逐渐接近时钟周期的显著比例，成为提升处理器频率的另一瓶颈（见图1）。尽管架构改进提升了每时钟周期指令数（instructions per clock，IPC），但仍无法弥补频率缩放的放缓。单核性能的停滞促使微处理器架构师转向多核设计与工作负载并行化。图2展示了英特尔®客户端与服务器微处理器的电源轨数量趋势。核心数量的增加使得电源轨数量上升，进一步复杂化了电源传输问题。由于通用微处理器的不同核心可能承担差异化的任务负载，为最小化整体功耗，每个核心需运行于其最优电压与频率。这意味着电源域数量将随核心数量同步增长。

图2. 英特尔®客户端与服务器微处理器电源轨数量趋势

电源传输基础  

电源传输网络（PDN）的职责是为微处理器内不同电路模块提供最优电压。优良的PDN设计需确保晶体管端电压始终处于标称电压的容许偏差范围内（通常为±10%）。电压过低可能导致时序错误（如蓝屏故障），而电压过高则会增加功耗并损害器件可靠性。消费类设备（如笔记本电脑）与数据中心服务器的电源传输需求差异显著：前者需优先满足外形尺寸、续航与成本要求，而后者则追求极致性能。尽管如此，电源传输的基本原理仍保持一致。

A. 微处理器的功耗  

现代微处理器包含数十亿晶体管，每个时钟周期均有大量晶体管切换状态。晶体管开关时，寄生电容的充放电过程会从电源获取能量并以热能形式耗散。动态功耗公式如下：  

其中，AF（活动因子）表示晶体管切换比例（0~1）。此外，CMOS晶体管的漏电流导致静态功耗：  

漏电流主要包含亚阈值泄漏与栅极泄漏，结泄漏电流较小。由于漏电流与电压强相关，空闲电源域通常被关断或降至低保持电压以降低静态功耗。

B. 电源传输网络（PDN）  

现代微处理器系统的电源传输网络包含多个电压调节器，为芯片不同部分供电。输入电压因产品类型而异：数据中心服务器可高达48V，台式机使用电源单元的12V输出，手持设备则直接使用电池电压（如智能手机的3.7V锂聚合物电池）。图3展示了典型PDN的组成要素。  

图3. 典型电源传输网络的组成

电压调节器输出通过PCB、插座和封装传输至芯片。PCB因面积较大，可在单层布置多个电源平面。服务器和桌面平台通过插座连接封装与PCB，使用多组电源/地引脚以降低寄生阻抗。移动设备通常直接将封装焊接至PCB，通过封装平面和过孔传输电源。微处理器封装多为倒装芯片有机封装，其厚介质核心提供机械稳定性，两侧为积层结构。芯片内部金属层由薄至厚逐步过渡，顶层厚金属层用于分布式电源网格，交替排列的电源与地线降低横向电阻。去耦电容器（未在图3中显示）分布于平台、封装和芯片上，用于管理PDN的瞬态响应。  

C. 电压调节器（VRM）  

平台级电压调节器根据微处理器需求输出目标电压。手持设备常采用集成多路调节器的电源管理IC（PMIC），而服务器等大功率场景则使用分立式功率FET和滤波元件。同步降压拓扑是平台级VR的主流方案，高功率轨采用多相交错降压以降低纹波电流，并通过相位调节实现宽电流范围的高效运行。  

现代微处理器依赖动态电压频率调节（DVFS）优化功耗。微处理器内部的电源管理单元通过VID（电压识别码）向平台VR发送目标电压指令，VR调整占空比以匹配输出电压。尽管高功率VR通常靠近微处理器以降低寄生阻抗，但高速信号布线或插座机械限制可能影响布局。  

VR的关键指标包括转换效率、电流密度和瞬态响应。效率反映能量转换损耗，电流密度决定VR的占地面积，瞬态响应则体现负载突变时的调节速度。数据中心多采用多级VR架构，首级为高效固定比例转换器（如开关电容或LLC拓扑），次阶段为降压调节器。  

D. 去耦电容器  

微处理器负载电流可在数个时钟周期内快速变化，远超平台VR的响应速度。PDN通过多级去耦电容器抑制瞬态噪声。选择去耦电容器需考虑尺寸、等效串联电阻（ESR）、等效串联电感（ESL）、电容值偏差及成本。表I列出了常用电容器的特性参数。  

表I 电容器类型及其特性参数  

电解电容器：铝电解电容成本低，适用于低频去耦；钽聚合物电容高度低，适合移动平台。  

陶瓷电容器（MLCC）：高性价比，尺寸多样，但电容值易受温度和偏压影响。反向几何（RGC）和交叉指型（IDC）结构可降低ESL和ESR。  

硅电容器：如MOS、MIM和深沟槽（DTC）电容器，具有高密度和低寄生特性，适用于高频去耦。DTC通过深沟槽电极提升电容密度，可集成于芯片或Si interposer，替代传统MLCC。  

E. 热设计考量  

PDN需确保微处理器功耗以热形式有效耗散。散热方案（如散热片或热管）需维持结温低于可靠性阈值（通常约100°C）。热设计功耗（TDP）定义如下：  

其中，θja（热阻）反映散热能力。移动设备因空间限制和被动散热导致TDP较低，而服务器可通过液冷或浸没冷却显著提升TDP（见表II）。微处理器可动态利用热余量提升电压频率，以短时爆发模式突破TDP限制。  

表II 不同产品段的微处理器TDP范围  

电源传输网络性能  

PDN的有效性取决于其维持负载电压稳定的能力，可通过频域阻抗特性评估。PDN需在DC至数百MHz范围内保持低阻抗，平台VR带宽（约数百kHz）外的阻抗由去耦电容器管理。  

A. IR压降  

PDN的直流电阻RDC影响效率和电压稳定性。负载电流导致的压降为：  

VR控制环路通过调节占空比补偿压降，但其响应时间（微秒级）可能导致瞬态电压波动。空间分布的电源域可能产生电压梯度，需通过增加PCB/封装电源层、加宽布线、使用厚金属层等措施降低RDC。典型设计目标为最大负载下压降不超过标称电压的5%（如1V/100A时RDC≤0.5mΩ）。  

B. 瞬态噪声  

PDN的频域阻抗特性（图5）决定瞬态噪声抑制能力。其等效电路（图4）包含电阻、电容和电感组成的谐振网络，阻抗近似为：  

图4. 典型PDN电路模型（谐振环路高亮）

图5. PDN频域阻抗曲线

图6展示了25A阶跃负载下的电压跌落。第一跌落（数纳秒内）由封装环路电感（Lpkg）与片上电容（Cdie）谐振引起，后续跌落由主板和封装级谐振导致。MIM电容的引入改善了片上电容容量，缓解了第一跌落问题。  

图6. PDN时域电压跌落

C. 系统效率  

系统效率（η= Pout/Pin）直接影响TDP和续航。数据中心等高功率场景中，布线损耗（与电流平方成正比）占主导。图8显示不同输入电压下的布线损耗，高电压传输可显著降低损耗。图7展示了数据中心电源分配架构，48V输入经多级转换至处理器电压。  

图7. 数据中心电源分配阶段

图8. 不同输入电压下的布线损耗

集成电压调节器（IVR）  

IVR将最终电压调节级集成于封装或芯片，以应对多电源域和高功率挑战。  

A. IVR的驱动因素  

1. 多电源域需求：单平台VR为多IVR供电（图9），简化平台资源分配。  

2. 高功率效率优化：高电压输入降低电流及布线损耗。图10对比单级与双级IVR方案，后者通过固定比例转换器（效率97%）和片上IVR（效率88%）实现更高系统效率（83.8% vs 78.3%）。  

图9. 单平台VR驱动多IVR示意图

图10. 单级与双级PDN效率对比

B. IVR类型  

1. 电源门控：简单开关控制，无稳压功能。  

2. 线性/LDO调节器：集成控制环路，适用于小压差场景。数字LDO因逻辑兼容性适合细粒度电源管理。  

3. 开关调节器：  

        - 降压调节器：使用电感储能，高频切换缩小元件尺寸。  

        - 开关电容调节器（SCVR）：电容储能，适合固定比例转换，混合拓扑扩展适用场景。  

        - 单电感多输出（SIMO）：单电感支持多电压域，配合线性调节器优化瞬态响应。  

图11. IVR拓扑类型：(a)电源门控，(b)LDO，(c)降压，(d)开关电容

C. 线性调节器  

线性调节器（或低压差稳压器，LDO）是电源门控的增强版，可生成受控输出电压。与仅支持开关状态的电源门控不同，LDO通过控制环路调制功率晶体管的等效电阻，将输出电压稳定于预设值。数字LDO因逻辑可综合性和自动化布局布线特性，适用于多核微处理器和SoC的细粒度动态电压频率调节（DVFS），降低设计复杂度。线性调节器效率公式为：  

当负载电流较大时，静态电流（IQ）可忽略，效率简化为：  

因此，输入输出电压差较大时，LDO效率显著下降。其典型应用场景包括电压域密集且压差较小的系统，或需隔离噪声敏感模拟电路的场景。  

LDO的电源抑制比（PSR）衡量输入噪声传递至输出的比例，定义为：  

PSR在控制环路增益接近0 dB时达到峰值。需避免PDN谐振频率与LDO交叉频率（50–100 MHz）重叠，可采用传输线技术优化噪声抑制。  

图12 PDN和LDO响应之间的相互作用

D. 变压器拓扑  

基于变压器的转换器通过磁隔离实现高效高电压比转换，但片上集成难度较大。数据中心常用两级架构（图7）：首级为固定比例转换器（如LLC拓扑），次阶段为降压调节器。近期PCB技术进展支持高密度变压器设计（如矩阵变压器），但多电压域支持能力有限，需结合LDO使用。  

图13. 48V至1V转换的变压器拓扑

E. 集成降压调节器  

集成降压调节器与平台级降压器的核心差异在于功率密度。集成方案需高频切换（>50 MHz）以缩小滤波元件尺寸，但受CMOS器件耐压限制，常采用堆叠晶体管结构（如1.8V输入使用两管级联）。输入电压提升可降低布线损耗，但需权衡效率、面积和电感设计复杂度。  

集成降压器的输出电容可采用封装或片上MIM/DTC电容器，输入级仍需封装去耦。主要挑战在于电感设计：  

1. 空芯电感（ACI）：高频适用，但磁泄漏可能干扰信号线，且电流密度扩展性差。  

2. 磁性电感：  

        - 螺旋电感：片上实现，通过磁性材料提升感值，但平面结构限制功率转换适用性。  

        - 闭环磁路电感：高磁导率材料（如CoZrTa）增强感值，需通过多相耦合或气隙设计避免饱和。  

        - 螺线管电感：多匝结构提高感值密度，但磁路开放导致耦合干扰。  

图14. 集成降压调节器配置类型

图15. 常用电感拓扑：(a)螺旋电感，(b)闭环磁路，(c)螺线管电感

F. IVR电感设计  

高频磁性电感需兼顾高磁导率、低损耗和抗饱和特性。材料选择包括金属合金薄膜、纳米颗粒多层膜和铁氧体复合材料。目标频率范围（5–50 MHz）要求磁导率约90，损耗角正切<0.033，铁磁共振频率（FMR）>50 MHz。封装内嵌电感（图16）在厚核封装中表现优异，但超薄封装需采用背面贴装磁性阵列模块（MIA）。  

图16. 封装内嵌电感：(a)螺线管，(b)环形磁路

下一代IVR技术要素  

为应对多核处理器的高压需求，需开发以下关键技术：  

A. 器件选择  

功率MOSFET性能以品质因数（FOM）衡量：  

硅基LDMOS/VDMOS适用于平台级VR，而GaN HEMT在48V场景中FOM优势显著（图18）。低压GaN器件（如5V输入）有望提升次阶段转换效率。  

图18 不同器件技术作为电压函数的优劣比较

B. 高频磁性电感材料  

需优化磁导率、损耗和FMR的平衡。复合材料通过金属颗粒体积分数调整实现高频低损耗，但商用材料仍存在性能缺口（图19）。  

图19. 磁性材料性能对比（商用 vs 需求）

C. 先进去耦方案  

MIM/DTC电容器可支持高频IVR输出滤波，但输入级需高压高频电容。薄膜电容器和嵌入式阵列电容是潜在解决方案。  

D. 高电压转换拓扑  

传统降压器在高压比（如48:1）下效率低，混合拓扑（图20）通过串联电容和抽头电感扩展占空比，提升效率至90%以上。  

图20. 混合串联电容抽头降压电感拓扑

E. 协同设计与热管理  

IVR布局需与芯片-封装协同优化，避免热点干扰并优化散热路径。集成于基板（如Foveros）的IVR可充分利用成熟工艺，降低逻辑芯片热负荷。  

异构封装架构对电源传输的影响  

A. 2.5D封装  

Si interposer（图21）通过高密度布线实现芯片分解，但硅通孔（TSV）电阻增加IR压降。interposer集成硅电容器可增强高频去耦。嵌入式多芯片互连桥（EMIB，图22）局部连接芯片，减少电源路径限制，但需优化横向供电。  

图21. Si interposer分解芯片

图22. EMIB封装结构

B. 3D封装  

Foveros（图23）通过有源基板堆叠芯片，减少封装尺寸，但需共享电源资源。基板采用成熟工艺集成VR，优化模拟电路性能。  

图23. Foveros架构

C. 极端异构集成的电源传输  

未来系统（图24）将CPU、GPU、加速器和存储器集成于interposer，平台VR就近布局以降低损耗。高电压GaN器件与高频磁性电感是关键，需协同散热设计管理电感焦耳热。  

图24. 异构集成平台的电源传输架构

总结  

微处理器电源传输复杂度随多核化与功耗攀升持续增长。IVR通过解耦平台与芯片需求，成为高效电源管理的核心。未来需发展高压IVR技术，结合GaN器件、高频磁性材料及先进封装，支撑新兴计算架构的演进。