在STM32F103C8系列中，PLL（锁相环，Phase-Locked Loop）是时钟系统的核心组件，主要用于对时钟信号进行倍频，以满足系统对高频时钟的需求。以下是详细说明：

1. PLL的功能与作用

• 时钟倍频：PLL可将低频时钟源（如外部8MHz晶振HSE或内部8MHz时钟HSI）通过倍频因子提升至更高频率，例如最高输出72MHz系统时钟1。
• 灵活配置：允许开发者根据外设需求调整系统时钟频率，例如通过选择不同的倍频因子（2~16倍），平衡性能与功耗1。
• 稳定性增强：相比直接使用HSI（内部RC振荡器），通过外部时钟+HSE+PLL组合能提供更精准和稳定的高频时钟信号1。

2. 典型应用场景

(1) 高性能需求场景

• 高速外设驱动：当外设需要高频时钟时（如APB2总线上的SPI、ADC），PLL可将低频输入提升至72MHz，满足高速通信或数据采集要求13。
• 复杂算法处理：处理器运行复杂代码（如FFT、PID控制）时，高频系统时钟可提升执行效率。

(2) 精确时钟需求场景

• 实时控制：在电机控制、PWM生成等场景中，高频时钟可提升控制精度和响应速度。
• 通信协议同步：如USB、CAN总线需严格时序，PLL生成的稳定时钟可减少通信误差3。

(3) 外部时钟优化

• 外部晶振限制：若外部晶振频率较低（如8MHz），通过PLL倍频可达72MHz，避免更换硬件即可提升性能1。

3. 配置示例（基于HSE+PLL）

1. 选择HSE作为输入：外部8MHz晶振接入PLL。
2. 设置倍频因子：例如选择9倍频（

   plaintext

   复制

   PLLMUL

   ），输出8MHz×9=72MHz。
3. 配置系统时钟源：将PLL输出设为SYSCLK，作为核心及外设时钟源1。

4. 注意事项

• 频率限制：STM32F103C8最大系统时钟为72MHz，超过可能导致芯片不稳定。
• 分频协调：需同步配置AHB/APB分频器，确保外设时钟不超限（如APB1最高36MHz，APB2最高72MHz）13。
• 低功耗权衡：PLL运行时功耗较高，低功耗场景需关闭PLL并切换至低速时钟源1。

总结

PLL在STM32F103C8中主要用于提升系统时钟性能和灵活性，适用于需要高频、稳定时钟的实时控制、高速通信及复杂计算场景。合理配置PLL参数可优化系统效率与外设兼容性。具体配置方法可参考时钟树文档13。