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    三维（3D）系统中的电路需要保持电压和电流水平的稳定以避免波动。电压和电流的波动会导致系统产生错误响应并干扰预期结果。电源分配网络（PDN）是一种维持电路供电并确保电压水平全局一致的电路。3D堆叠中每个垂直平面的电源完整性（PI）问题源于硅通孔（TSV）的阻抗寄生特性，从而引发俗称IR压降的电压跌落。TSV的电感也会导致此问题，称为感性损耗，在电路开关活动期间尤为显著。IR压降可分为两类：1）静态IR压降和2）动态IR压降。静态IR压降产生于电路处于静态且无开关活动时，而动态IR压降则产生于电路以GHz级高频切换时。在此情况下，3D IC通过PDN汲取大量电流，导致轨到轨电压噪声。由于3D IC通过硅通孔垂直集成，此问题进一步加剧。TSV是垂直互连结构，会影响3D IC中的信号延迟和电源分配特性。复杂的设计结构、堆叠层及异构集成引入了不同的物理设计问题，如电源分配和信号完整性挑战。

TSV建模  

TSV是3D堆叠中的关键互连元件。其在3D IC中的主要优势在于减少不必要的金属线长度使用，同时降低互连的电容和电阻，从而减少线缓冲成本。TSV本质上是一种圆柱形结构，包含垂直导体，用于连接垂直相邻平面或层的金属层。该插塞通常由铜或钨制成，TSV周围包裹氧化物绝缘层以实现与硅基板的电隔离。TSV结构如图1所示。

图1. TSV的横截面视图。

图2. (a) 三维TSV结构；(b) TSV的等效电路。

表I  不同尺寸TSV的寄生参数及IR压降

TSV寄生参数通过Ansys HFSS软件中的三维模型导出。图2(b)展示了TSV的等效电路。在HFSS中完成模型设计后，将其导入Q3D提取器进行寄生参数提取。表I列出了不同尺寸TSV的电阻、电感和电容值（频率为10GHz）。各TSV的层间IR压降通过SPICE计算。随着TSV尺寸增大，寄生参数变化导致IR压升。然而，TSV尺寸不能过小以避免电迁移问题。软件提取的RLC值与解析计算结果一致。TSV电阻的解析表达式为：

其中，rho为导体材料的电阻率，lTSV为TSV长度，rTSV为TSV半径。电感表达式为：

其中，mu0为真空磁导率。TSV的电容特性与平面MOS电容类似，氧化物电容可表示为：

其中，

此处，εox为氧化物介电常数，Rmetal为金属半径，Rmax为最大耗尽半径。当耗尽半径达到峰值时，最小耗尽电容成立。分析方程可知，TSV电阻与其长度成正比，与宽度平方成反比；TSV电感与电容均随长度增加而增大。

3D电路开关状态下的IR压降分析

图3展示了基本PDN结构，包含电压调节模块（VRM）、去耦电容和平面电容等元件。VRM是一种电压转换器，可建模为带串联电阻和电感的电压源。去耦电容在降低3D电路IR压降中起关键作用，其作为电荷储备库，在输入电压跌落时为开关电路负载及时供电，并降低PDN的整体阻抗。VRM采用1.8V电压源，串联电阻0.001Ω，电感10nH。初始配置为10个10nF去耦电容，等效串联电阻（ESR）和等效串联电感（ESL）分别为0.5Ω和1nH。

图3. 电源分配网络。

针对3D IC，设计了一个包含TSV和菊花链形式连接的有源负载的8层系统（图4）。有源负载以0.5A幅值、1ns上升/下降时间、100ns延迟、1MHz工作频率及40%占空比进行开关。如图2所示，TSV在SPICE中建模为串联电阻电感与并联寄生电容。寄生参数值为电阻26.65mΩ、电感15.04pH、电容149fF。瞬态分析采用10ns步长和10μs仿真时间。考虑两种情况：初始使用10个去耦电容，后增至40个。

图4. 菊花链形式的n层TSV集成。

图5(a)显示轨到轨波动为2.7V。当去耦电容数量增加至四倍时，峰峰值波动降至0.5V（含噪声）。这是因为去耦网络增加提升了电容，增强了电源/地平面，从而抑制瞬态响应。通过AC分析（最大频率10GHz）计算PDN阻抗（|Z|）。

图5. (a) 使用10个去耦电容时的瞬态响应噪声波动；(b) 使用40个去耦电容时的瞬态响应波动。

图6. PDN频率特性。

低阻抗是输出电压稳定且噪声较小的关键。图6显示阻抗值从1.2Ω（10个电容）降至0.6Ω（40个电容）。理想的阻抗曲线应更宽且更低以确保电压稳定。

静态条件下的IR压降

使用图4电路进行静态IR压降分析（有源负载恒定）。每负载电流200mA，8层总电流1600mA。初始采用单个降压转换器为全电路供电，后对比采用两个降压转换器（分别位于底层和顶层）的情况。底层转换器仅供电前四层，顶层供电后四层。多转换器配置显著降低IR压降。降压转换器作为DC-DC降压器，将3.3V输入转换为0.9V输出。图7为简化同步降压转换器，工作频率200MHz，MOS管导通电阻90mΩ（180nm工艺），电感100μH，电容2.2μF。

图7. 简化降压转换器。

图8. (a) 单层集成DC-DC降压转换器；(b) 顶层与底层集成双DC-DC降压转换器[6]。

图9展示单转换器配置的瞬态响应（黑线为第1层压降，红线为第2层），IR压降60.33mV。图10为双转换器配置，IR压降至12.6mV，降幅达5倍。

图9. 单降压转换器集成时的瞬态响应。

图10. 顶层与底层集成双降压转换器时的瞬态响应。

结论

上面分析了3D IC中各层的IR压降问题，探讨了TSV阻抗寄生特性对电源完整性的影响，区分了动态与静态IR压降的影响。提出两种解决方案：开关状态下通过增加去耦电容降低PDN阻抗；静态状态下通过多降压转换器减少IR压降（尽管会增加面积与功耗）。研究结果为解决3D IC电源完整性问题提供了关键见解，并指出需进一步研究TSV电迁移等限制因素。

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