一、为什么要端接

        电路数据传输线上阻抗如果不匹配会引起数据信号反射，造成过冲、下冲和振铃等信号畸变，而减小反射的方法是根据传输线的特性阻抗在其发送端串联端接使源阻抗与传输线阻抗匹配或者在接收端并联端接使负载阻抗与传输线阻抗匹配，从而使源反射系数或者负载反射系数为零。

二、什么情况下需要端接

        关于什么情况下需要端接通常听到的说法是短走线不用端接，但是对于多长的走线是短走线，业界并没有统一的规定。最重要的是需要观察信号波形反射的趋势与芯片能容忍的噪声限度，不用性质的信号要求并不相同，这个要根据工程中具体的情况决定是否需要进行端接处理。

三、端接的方式

常用的端接方式有分别有：串联端接、并联端接、戴维南端接、RC网络端接等。

（1）串联端接

在信号源端阻抗低于传输线特征阻抗的条件下，在信号的源端和传输线之间串接一个电阻RT，使源端的输出阻抗RD与传输线的特征阻抗Z0相匹配，抑制从负载端反射回来的信号发生再次反射。

使用ADS仿真探究进行串联端接后源端阻抗（驱动器阻抗+串联电阻）与传输线阻抗在不同情况下对信号的影响：

1.源端阻抗=传输线阻抗

仿真结果如下

可见在阻抗匹配的情况下Rec端的信号边沿并没有出现畸变，但Center端在中间需要等待末端反射信号的到达才能达到信号源的峰值

2.源端阻抗<传输线阻抗

仿真结果如下

可见当源端阻抗小于传输线阻抗时，信号在阻抗突变点发生负反射，造成波形振铃、过冲等现象

3.源端阻抗>传输线阻抗

仿真结果如下

可见当源端阻抗大于传输线阻抗时，信号在阻抗突变点发生正反射，出现上升沿爬升变得缓慢的现象，这个现象是由于源端匹配电阻大于传输线特性阻抗造成，也可称为过端接现象

（2）并联端接

        末端并联端接这种端接方式要求端接电阻等于传输线特性阻抗，原因是由于末端接收器输入阻抗很高，信号传输到传输线末端感受到的阻抗近似等于端接电阻的阻抗，所以只要端接电阻和传输线的阻抗相匹配，信号将不再发生反射。接收端“感受”到的信号幅度即为驱动器加载到传输线上的信号电压幅度。

1.电阻上拉

末端并联电阻上拉到电源，电阻阻值等于传输线阻值，使用ADS仿真观察传输线末端波形，仿真原理图如下

仿真结果如下

由仿真结果可看得出，信号波形由于上拉电阻的存在，信号低电平达不到0V，低电平电压值为10Ω和50Ω分压所得，为0.167V

2.电阻下拉

末端并联电阻下拉到地，电阻阻值等于传输线阻值，使用ADS仿真观察传输线末端波形，仿真原理图如下

仿真结果如下

由仿真结果可看得出，信号波形由于下拉电阻的存在，信号高电平达不到输入信号峰值1V，低电平电压值为10Ω和50Ω分压所得，为0.833V

        根据上述仿真结果，再末端并联端接的方式中，驱动器的直流输出阻抗会影响信号稳态电平值。如果直流输出阻抗较高，可能会导致接收端信号无法满足门限电平要求。在使用末端并联端接时，要注意使用并联端接后对信号的影响是否满足芯片门限电压的要求。

（3）戴维南端接

         戴维南端接实际上也是并联端接，包含一个上拉电阻R1和一个下拉电阻R2，电阻阻值满足R1 // R2 = Z0 。戴维南端接常用于驱动器驱动能力不足，而又必须使用末端并联端接的场合。上拉电阻能提供一部分驱动电流给负载以帮助驱动器驱动高电平，下拉电阻能吸收一部分电流以帮助负载驱动低电平。但在驱动器驱动高电平时，会由于有下拉电阻的存在，高电平会被拉低。驱动器在驱动低电平时，会由于有上拉电阻的存在，低电平会有被拉高。

下面使用ADS仿真观察传输线末端波形，仿真原理图如下：

仿真结果如下

可看得到信号波形的高电平与低电平与端接电阻分压有关，下面以传输线为50ohm为例，列举一些戴维南电阻的一些组合情况

（4）RC端接

戴维南端接在电路没有工作的时候，上拉电阻和下拉电阻上依然会有电流，这样会增加电路的功率消耗。为了解决这个问题，RC端接被派上了用场。有些地方也叫AC端接，其实就是在并联端接的基础上增加了一个电容，由于电容通低频阻高频的作用，因此电阻不是驱动源的直流负载，故这种端接方式无任何直流功耗，交流功耗也非常小，该端接通常用于高电平与低电平时间相等的均衡电路，如时钟信号，因为电容在刚开始上电的时候需要一定的时间才能稳定。

R和C的值在选取时需要计算时间常数┏ = (Z0+ Rt)*C,时间常数┏的值要远大于传输线Td的传输延时

使用ADS仿真观察Rec端波形，传输线延时为1nsec，时间常数┏=100*200=20nsec，是传输线延时的20倍：

仿真结果如下：

若电容过小，结果如下，信号过冲十分严重：

若传输线过长，结果如下，信号将需要较长一段时间才能进入稳定状态：

电容的选择不能过大，容值过大的电容也会有很大的寄生电感，电感对高频信号有较大的阻抗，不利于对高频信号的端接。通常电容值在pF的量级，工程上使用RC端接时最好通过仿真来确定电容容值的大小，根据特定的应用情况来权衡，不存在经验数值。

四、影响端接的其他因素

（1）传输线Stub影响

上述仿真均为理想状态下，但实际情况下还需考虑传输线扇出时较短的扇出线接到串联电阻Stub对信号的影响，下面用ADS进行仿真对驱动端扇出Stub对信号的影响，TLD1模拟信号驱动端焊盘到串联电阻之间的扇出线：

仿真结果如下：

该仿真为Tr为0的输出波形，若Tr变大反射毛刺会被改善，但在Tr=0的理想状态下更便于观察现象，可以通过反射原理计算每次反射的大小

（2）Die电容影响

在现实状态中，芯片引脚中会有Die电容的存在，下面是用ADS模拟一下接收端存在Die电容的情况下对信号质量的影响，仿真原理图如下，同时仿真串联端接与并联端接末端存在Die电容的情况：

串联端接仿真结果如下：

并联端接仿真结果如下：

可见不论是串联端接或并联端接，接收端Die电容的存在都会对信号有一定的影响，并在信号Drv端会出现末端电容充放电的反射现象。

将串联端接与并联端接Rec端的波形合到一起会发现在上升沿的过程中，并联端接的上升沿速度会快于串联端接的速度。

若改变电容容值的大小观察传输线波形的变化：

可发现若末端Die电容容值越大，波形反射越严重

（3）并联端接与总线

在设计总线电路时，例如IIC总线会挂载多个设备并有上拉电阻的存在，上拉电阻摆放的位置对波形也会存在一定的影响。使用ADS仿真IIC总线在挂在两个设备的情况下上拉电阻的摆放位置对信号质量的影响：

1.若上拉电阻摆放在最后一个设备前:

仿真结果如下：

2.若上拉电阻摆放在最后一个设备后:

仿真结果如下：

由仿真结果对比可知，在类似于IIC总线的上拉电阻摆放在最末端信号的质量最好。