安路FPGA开发环境搭建（TangDynasty）

TangDynasty是安路科技提供的FPGA开发工具链，支持安路系列芯片的开发与调试。

安装TangDynasty软件
从安路官网下载最新版TangDynasty开发环境，支持Windows和Linux系统。安装过程需注意选择正确的安装路径，并确保系统环境变量配置正确。安装完成后，启动TD软件，检查License是否生效。

驱动与硬件连接
使用USB连接FPGA开发板，安装对应型号的驱动程序。在设备管理器中确认驱动加载成功，确保开发板能被TD软件识别。部分开发板可能需要额外供电，需检查电源连接情况。

创建第一个FPGA工程

新建工程
在TD软件中选择“New Project”，设置工程名称和存储路径。选择目标FPGA型号（如EG4S20），配置默认时钟和约束文件。

添加设计文件
新建Verilog或VHDL源文件，编写简单的逻辑代码。例如，以下是一个点灯实验的Verilog代码：

module led_blink (
    input clk,
    output reg led
);
    reg [24:0] counter;
    always @(posedge clk) begin
        counter <= counter + 1;
        if (counter == 25'd25000000) begin
            led <= ~led;
            counter <= 0;
        end
    end
endmodule

编译与下载

综合与布局布线
在TD中运行综合（Synthesis）和布局布线（Place & Route），确保设计无语法错误和时序违规。若出现警告或错误，需检查代码逻辑或约束条件。

生成bit文件
编译成功后，生成bitstream文件。通过TD的下载工具将bit文件烧录至FPGA开发板。观察开发板上的LED是否按照预期闪烁，若未成功，需检查时钟频率和引脚约束。

ModelSim仿真操作

搭建仿真环境
确保ModelSim已正确安装，并与TD工具链兼容。在TD中导出仿真文件，或手动编写Testbench验证设计逻辑。

编写Testbench
以下是一个简单的Testbench示例，用于验证LED闪烁逻辑：

`timescale 1ns / 1ps
module tb_led_blink();
    reg clk;
    wire led;
    led_blink uut (clk, led);
    initial begin
        clk = 0;
        forever #10 clk = ~clk;
    end
    initial begin
        #10000000 $finish;
    end
endmodule

运行仿真
在ModelSim中加载Testbench和设计文件，运行仿真并观察波形。检查LED输出是否符合预期行为，若存在时序问题，需调整设计代码或时钟约束。

调试与优化

逻辑分析仪使用
如果FPGA支持嵌入式逻辑分析仪（如SignalTap），可在TD中配置触发条件，实时抓取信号波形，辅助调试复杂逻辑。

时序优化
对于高速设计，需关注时序报告中的关键路径。通过流水线、寄存器复制等方法优化时序，确保设计满足目标频率要求。

以上流程涵盖了安路FPGA从环境搭建到仿真验证的全过程，适用于初学者快速入门。后续可基于此框架扩展更复杂的设计，如通信协议实现或数字信号处理。