以下问题覆盖基础理论、实操细节、风险处理，适配初/中级工程师面试场景，答案聚焦核心逻辑，避免冗余。

1. 面试官：PCB布局时，为什么要将数字电路和模拟电路分开布局？不分开会有什么问题？

参考答案：核心是避免“串扰干扰”——数字电路开关速度快，会产生高频噪声（如尖峰电流、电磁辐射），而模拟电路对微小信号敏感（如传感器采集的mV级信号）。若混合布局，数字噪声会耦合到模拟信号路径，导致模拟信号失真（如数据漂移、杂波），最终影响电路功能（比如测量设备读数不准、音频设备有杂音）。

2. 面试官：PCB布线中，“3W原则”和“20H原则”分别是什么？各自解决什么问题？

参考答案：

    •    3W原则：指两条平行走线的中心间距≥3倍线宽（如线宽0.2mm，间距需≥0.6mm）。作用是减少“信号串扰”，避免相邻走线间的电场/磁场耦合，防止信号互相干扰导致数据错误。

    •    20H原则：指PCB板边的铺铜区域，要向内缩进≥20倍的板层介质厚度（H是相邻两层的间距）。作用是优化“电磁兼容性（EMC）”，减少板边信号的边缘辐射，避免设备对外产生电磁干扰，或被外部干扰影响。

3. 面试官：设计电源回路时，为什么要在芯片电源引脚旁放0.1μF的去耦电容？电容离引脚太远会有什么问题？

参考答案：0.1μF去耦电容是“局部供电站”——芯片工作时电流会瞬间波动（如数字芯片电平切换时），而电源走线有寄生电感，无法即时提供大电流，此时去耦电容可快速放电补充电流，稳定芯片供电电压（防止电压跌落）。
若电容离引脚太远，电容到芯片的走线会增加寄生电感/电阻，导致电容响应速度变慢，无法及时补电，芯片仍可能因电压不稳定出现死机、逻辑错误。

4. 面试官：PCB设计完成后，为什么必须做DRC检查？如果跳过DRC直接生产，可能会出现什么生产问题？

参考答案：DRC（设计规则检查）是“生产前纠错”，会自动校验线宽、线距、孔径、焊盘大小等是否符合板厂生产能力（如最小线宽4mil、最小间距4mil）。
跳过DRC可能导致：① 线宽/间距过小，板厂蚀刻时出现断线、短路；② 孔径小于板厂最小钻孔能力（如小于0.2mm），无法钻孔；③ 焊盘尺寸不匹配元件引脚，导致焊接时虚焊、掉件，最终PCB批量报废。

5. 面试官：高速信号（如DDR、USB3.0）布线为什么要做“等长处理”？等长误差一般控制在多少？

参考答案：高速信号是“同步传输”（如DDR的数据和时钟信号需同时到达芯片），若走线长度不一致，信号会有“时延差”（长走线信号晚到），导致芯片接收端无法在正确时钟沿采样数据，出现“数据采样错误”（如丢包、误码）。
误差控制：DDR3/DDR4单端信号等长误差≤50mil（约1.27mm），USB3.0差分对内部等长误差≤10mil（约0.254mm），具体需参考芯片 datasheet 要求。