一、实验目的

了解数字综合系统的设计思路，了解数字电路的调试过程，形成对数字电路的总体认识，掌握中规模集成计数器的工作原理，掌握中规模集成计数器的应用方法。

二、实验器材

1．FPGA 开发板 1 个；

2．实验中所采用的芯片类型：

序号	型号	名称	数量
1	74292	分频器	5
2	74161	四位同步二进制加法计数器	2
3	74160	同步十进制加法计数器	6
4	74151	八选一数据选择器	4
5	7448	七段显示译码器	1
6	74138	3线8线译码器	1
7	7485	四位二进制数值比较器	4

3.与门、或门、与非门、非门等若干。

三、系统设计思路

1.     计时模块：

首先设计60进制计数器和24进制计数器，并将24进制计数器与两个60进制计数器级联，从而构成时、分、秒三级计时模块。

2.     分频模块：

分别设计动态显示、正常计时和快速计时三种功能。通过分频实现不同频率的时钟信号。

3.     工作模式切换模块：

        通过功能键切换时钟“计时模式”和“检测模式”。

4.     时间动态显示模块：

        实现数码管的片选与显示，显示时间信息。

5.     整点报时模块：

        当时钟模块到达整点时，发出蜂鸣器的声音进行报时。

6.     闹钟模块：

当时钟模块到达预设的时间时，蜂鸣器响铃，提醒设定的闹钟时间。

四、工作原理

1.  计时模块：

60进制计数器：使用两片74160芯片，一片作为十位计数器，一片作为个位计数器，通过同步置数法连接，实现60进制计数。当十位计数器输出0110（6），个位计数器清零并重新计数。

24进制计数器：类似60进制计数器，通过两片74160芯片实现。十位和个位计数器通过特定的信号清零，构成24进制计数。

级联原理：60进制和24进制计数器通过使能端和进位端连接，形成三级计时模块（时、分、秒）。

2.  分频模块：

使用74292分频器和74161计数器构建分频器，生成不同频率的时钟信号。

正常计时分频：50MHz的时钟通过74292分频，得到约24Hz的时钟信号，再通过74161分频器得到1Hz的精确时钟信号。

显示和快速计时分频：使用74292分频器将50MHz时钟分频，得到更高频的信号用于显示和快速计时。

3.  工作模式切换模块：

使用与门、或门等逻辑门电路，实现时钟信号的多路复用。通过控制输入信号的高低，选择不同的时钟源（正常、快速或显示时钟）。

4.  时间动态显示模块：

片选控制：使用74138译码器，进行三段时钟信号的片选。

数码管显示：将计时模块输出的BCD码通过74151数据选择器，控制7448七段显示译码器，将时间显示在数码管上。

5.  整点报时模块：

当计时模块到达整点时，通过与非门和非门逻辑组合控制蜂鸣器，进行报时。

6.  闹钟模块：

通过数值比较器7485与时钟模块的输出进行比较，当到达预设时间时，蜂鸣器发声。

五、模块设计及调试（状态转移图、原始波形图等实验原始数据的记录、整理及分析）

1. 计时模块：

60进制计数器十位片的QA端和QC端以及个位片的CO端连接至一个三输入与非门，再将与非门的输出与两个芯片的LD非端相连，同时两芯片的A、B、C、D端均与GND相连，CLK端均与时钟信号相连，个位片的CO端连接至十位片的使能端；24进制计数十位片的QB端和个位片的QC端连接至与非门，再将与非门的输出与两个芯片的CLR非端相连,CLK端均与时钟信号相连；最后将一个24进制计数器与两个60进制计数器级联（下一级计数器与非门的输出经过非门与上一级计数器的使能端相连）构成时、分、秒三级计时模块。

1. 分频模块：

    正常计时分频：先将50MHz时钟信号输入74292芯片经过编程实现1/2^21分频,得到约为24Hz的时钟信号，再将信号输给两片74161芯片构成的1/24分频器进行1/24分频最终得到约为1Hz的精确时钟信号。

    显示、快速计时分频：将50MHz时钟信号输入74292芯片经过编程实现1/2^15分频，得到一个高频时钟信号用来快速计时。

1. 工作模式切换模块：

    将控制端输入与正常时钟信号连至一个与门，将控制端输入的非与高频时钟信号连至另一个与门，再将两个与门的输出连至一个或门，最后将或门的输出连至第一片74160芯片的CLK端，这样通过改变控制端输入的高低便可选择不同的时钟信号进行输出。

1. 时间动态显示模块：

    片选：将时钟信号分别输入三片74292芯片进行分频，再将分频后得到的三个时钟信号分别输入74138芯片的A、B、C端，最后将74138芯片的8个输出分别连至FPGA对应的片选管脚。

    数码管显示：将片选模块中经三片74292芯片分频后得到的三个时钟信号分别输入四块74151芯片的A、B、C端，再将计时模块中秒模块的个位片输出QA、QB、QC、QD分别与四块74151芯片的D7相连，十位片输出QA、QB、QC、QD分别与四块74151芯片的D6相连，以此类推，再将四块74151芯片的输出Y分别与7448芯片的输入A、B、C、D相连，最后将7448芯片的OAOG端分别连至FPGA对应的数码管管脚。

1. 整点报时模块：

    将计时模块中分模块的与非门输出经过非门连接到FPGA的蜂鸣器管脚。

1. 闹钟模块：

将计时模块中时模块和分模块各个74160芯片的输出QA、QB、QC、QD分别连至四片7485芯片的B0、B1、B2、B3，再将四片7485芯片的A0、A1、A2、A3根据预设时刻的BCD码分别连至VCC或GND，最后将四片7485芯片的输出AEBO连至一个四输入与门，再将与门的输出和计时模块中分模块的与非门输出的非连至一个或门，最后将或门的输出与FPGA的蜂鸣器管脚相连。

总电路及其各部分功能如下图所示：

显示

整点报时

闹钟

分频

计数

六、功能实现

如图为计时功能，除此之外还实现了闹钟和整点报时功能。