1. 项目概述与核心价值

在嵌入式系统开发，尤其是汽车电子和工业控制这类对实时性和可靠性要求极高的领域，调试工作往往面临一个核心矛盾：如何在不断电、不停止核心程序运行的前提下，精准地窥探和干预芯片内部状态？这就是“非侵入式调试”技术要解决的终极难题。飞思卡尔（现恩智浦）S12Z系列MCU内置的BDC（Background Debug Controller，后台调试控制器）模块，正是为此而生。它通过一根名为BKGD（Background Debug）的单线串行接口，为开发者打开了一扇通往芯片内部的后门。

然而，这扇门的开合并非随心所欲。当主机调试器（如仿真器）通过这根线与目标MCU通信时，两者运行在不同的时钟域——主机有自己的时钟，MCU核心也有自己的总线时钟。这种异步性带来了一个根本性的挑战：主机发送一条“读取内存”的命令后，它如何知道目标MCU何时真正执行完毕，数据已经准备就绪可以读取了？盲目地等待一个固定时间显然不靠谱，因为MCU可能正忙于处理高优先级中断，访问迟迟无法进行；而过早地去读取数据，读到的只能是垃圾值。

S12Z BDC模块给出的答案是 硬件握手协议 ，其核心信号是一个由目标MCU主动发出的 ACK脉冲 。这个协议不仅仅是简单的“收到请回复”，它是一套精巧的时序舞蹈，包含了命令执行确认、错误状态报告、超时处理乃至命令强制中止等一系列机制。理解这套协议，是编写稳定、高效调试器底层驱动，乃至深度定制调试功能的基础。对于从事汽车ECU底层软件、Bootloader开发或复杂嵌入式系统调试的工程师而言，掌握BDC硬件握手协议的细节，意味着能从“会用调试器”升级到“懂调试器如何工作”，从而在遇到棘手的调试连接不稳定、单步执行异常等问题时，能够直击根源，而非停留在现象层面。

2. 硬件握手协议（ACK脉冲）深度解析

2.1 协议的基本流程与核心时序

硬件握手协议的核心思想是“命令执行，主动应答”。当主机通过BKGD线发送完一条命令（例如读取内存、写入寄存器）的最后一个比特后，如果目标MCU的BDC模块成功接收并开始处理该命令，它不会被动等待主机查询，而是会主动在BKGD引脚上驱动一个特定的脉冲序列，即ACK脉冲，来通知主机：“命令已受理，正在或即将执行”。

根据手册中的图5-9，一个标准的ACK脉冲时序如下：

1. 低电平脉冲 ：目标MCU将BKGD引脚驱动为低电平，持续 16个BDCSI时钟周期 。BDCSI时钟是BDC模块自身的串行接口时钟，通常由外部调试器提供。
2. 加速脉冲 ：紧接着，目标MCU会驱动一个短暂的“加速脉冲”（Speed-up Pulse），将BKGD拉高一个很短的周期（图中显示约为10个BDCSI周期），然后释放引脚回到高阻态。
3. 主机动作 ：主机在监测到这个完整的ACK脉冲后，才能进行下一步操作。如果上一条是 读命令 （如 READ_MEM.B ），主机可以开始从BKGD线上读取数据；如果上一条是 写命令 或 控制命令 ，主机则可以开始发送下一条新命令。

注意 ：这里有一个极易混淆的关键点。在正常的串行位传输中，总是由 主机 发起起始信号（一个下降沿）。但在ACK脉冲阶段，时序的发起者变成了 目标MCU 。主机必须切换角色，从“驱动者”变为“监听者”，并严格遵守目标MCU定义的时序窗口去采样BKGD线，否则可能发生电气冲突（两者同时驱动总线导致短路或信号紊乱）。

2.2 协议使能与握手建立

硬件握手协议并非默认开启。系统复位后，BDC处于握手协议禁用状态，以兼容不支持此协议的老旧调试工具。要使能协议，主机必须首先发送一条 ACK_ENABLE 命令。

这个过程本身就是一个巧妙的“能力协商”机制：

1. 主机发送 ACK_ENABLE 命令。
2. 目标MCU的BDC模块执行该命令（即内部配置寄存器，使能ACK功能）。
3. 命令执行完毕后，BDC模块会 立即生成一个ACK脉冲 作为响应。

如果主机检测到了这个ACK脉冲，就确凿无疑地证明： 目标MCU支持硬件握手协议 。此后，主机便可以依赖ACK脉冲来进行精确的同步。如果没收到ACK脉冲，主机则知道目标不支持该协议，必须退回到使用固定超时等待的旧模式。这种设计实现了完美的向后兼容。

2.3 总线访问模式与STEAL位

使能握手协议后，一个更精细的控制选项出现了：总线访问的侵入性。这由BDCCSR寄存器中的 STEAL 位控制。

• STEAL = 0 （默认/低优先级） ：BDC仅在CPU总线出现“空闲周期”时才发起内部访问。这保证了调试操作是 真正非侵入式 的，完全不影响应用程序的实时性和确定性。调试器读取内存就像是一个优先级最低的总线主设备，只在CPU“喘口气”的时候行动。
• STEAL = 1 （高优先级/周期窃取） ：BDC需要立即进行内部访问。如果当前总线正被CPU或DMA占用，BDC会“窃取”一个总线周期来执行调试访问。这会导致应用程序的执行被轻微地“卡顿”一下，虽然时间极短（通常一个周期），但在对时序极其敏感的应用中（例如发动机喷油定时），这种侵入性可能是不可接受的。

选择策略 ：在功能调试阶段，为了获得更快的调试响应，可以设置 STEAL=1 。在进行性能分析或最终系统验证时，则应设置 STEAL=0 ，以确保调试行为不影响系统的最坏情况执行时间（WCET）分析。

2.4 长应答（Long-ACK）与错误处理

硬件握手协议不仅是成功时的“绿灯”，更是错误时的“红灯”。当命令执行过程中发生错误时，目标MCU不会发送标准的ACK脉冲，而是会发送一个 Long-ACK脉冲 。

Long-ACK脉冲与标准ACK脉冲结构类似，但 低电平部分持续64个BDCSI时钟周期 （标准ACK为16周期），之后同样跟随一个加速脉冲。这个更长的脉冲是一个明确的错误指示信号。

手册中明确指出了几种会触发Long-ACK的情况：

1. 访问超时（NORESP） ：当BDC请求访问内部总线（例如读取某地址内存），但由于 STEAL=0 且长时间没有空闲周期，超过 512个核心时钟周期 仍未获得访问权限时，访问被中止， NORESP 标志位置1，并发送Long-ACK。
2. 执行STOP/WAI指令后的首次ACK ：当CPU因执行 STOP （停机）或 WAI （等待中断）指令而进入低功耗模式后，如果BDC仍处于使能状态，那么从该模式恢复后（例如被中断唤醒），BDC发出的第一个ACK将是Long-ACK，用以指示这是一个“异常”返回。
3. 其他BDCCSR错误标志 ：如果命令执行导致BDCCSR寄存器中的其他错误标志（如访问非法地址等）被置位，也会触发Long-ACK。

主机端处理流程 ：一旦主机检测到Long-ACK，它应立即读取BDCCSR寄存器，通过检查 NORESP 、 STOP 、 WAIT 等标志位来确定具体的错误原因，并采取相应措施（例如，在NORESP情况下，主机可能需要先发送 BACKGROUND 命令暂停CPU，再执行访问）。

2.5 命令中止（Abort）机制

协议还考虑到了命令“卡住”的情况。假如主机发送了一条命令，但由于某些未知原因，迟迟没有收到任何ACK（标准或长）响应，这条命令就处于“悬挂”状态。主机不能无限等待，也不能直接发送新命令（会造成协议混乱）。

为此，协议定义了一个 中止过程 ，其核心是 SYNC 命令。主机可以通过在BKGD引脚上驱动一个 至少128个BDCSI时钟周期的低电平 ，然后跟一个加速脉冲（高电平），来发起一个SYNC请求。目标MCU检测到这个超长的低电平后，会执行同步协议，并认为之前所有未完成的命令及其对应的ACK都被 中止 了。同步完成后，通信链路恢复到空闲状态，主机可以安全地发送新的命令。

图5-11清晰地展示了主机用SYNC命令中止一条未完成的 READ_MEM 命令，然后发起新命令（ READ_BDCCSR ）的流程。

实操心得 ：在调试器驱动开发中， 超时与重试机制 必须与中止流程配合使用。一个健壮的驱动逻辑应该是：发送命令 -> 启动ACK等待计时器 -> 若超时未收到ACK -> 发起SYNC中止流程 -> 重试命令或上报错误。直接重试命令而不中止，可能导致目标MCU端状态混乱。

3. 握手协议禁用模式与时钟考量

3.1 禁用模式下的行为

为了兼容旧主机，协议可以禁用。通过 ACK_DISABLE 命令或复位后的默认状态，ACK脉冲功能被关闭。

在此模式下，主机失去了“命令执行完毕”的主动通知。它必须依赖 最坏情况延迟时间 来估算何时可以安全地读取数据或发送下一条命令。这本质上是一种“盲等”策略，效率较低且确定性差。

手册特别指出，在握手禁用模式下，BDC的总线访问 总是具有高优先级 （相当于 STEAL=1 ），因为此时无法通过ACK来协调空闲周期访问。这意味着，即使你希望调试是非侵入性的，在禁用握手后，每次调试访问都可能窃取一个总线周期。

3.2 核心时钟与BDCSI时钟的频率关系

这是一个在禁用握手模式下尤为关键，但在启用模式下也需留意的深层问题。BDC模块内部处理命令的速度取决于MCU的 核心时钟（f_core） ，而串行通信的时序则由 BDCSI时钟（f_bdcsi） 控制。两者通常是异步的。

当主机发送一条读命令（无状态、无ACK）后，它需要等待一段时间（DLY）再开始读取数据。这个DLY必须足够长，以确保BDC有足够的时间在内部总线上完成数据访问。手册给出了一个重要的计算公式：

#DLY > 3 * (f_bdcsi / f_core) + 4

其中 #DLY 是主机需要等待的BDCSI时钟周期数。

公式解读 ： 3 * (f_bdcsi / f_core) 这部分代表了时钟域同步器引入的延迟。因为BDCSI时钟域的信号要同步到核心时钟域，可能需要数个核心时钟周期，而用更快的BDCSI时钟来衡量，这个等待时间就被放大了。 +4 则是一个固定的设计余量。

一个关键推论 ：对于标准的16周期DLY，要保证访问成功，核心时钟频率必须满足：

f_core >= (1/4) * f_bdcsi

也就是说， 核心时钟频率不能低于BDCSI时钟频率的四分之一 。如果核心时钟非常慢（例如MCU处于低功耗模式），而BDCSI时钟很快，那么16个BDCSI周期可能不足以让BDC完成内部访问。此时，主机必须主动增加DLY的周期数，或者降低BDCSI时钟频率。

避坑指南 ：在设计调试器硬件或配置调试时钟时，必须检查这个频率关系。例如，如果MCU核心运行在4MHz，那么BDCSI时钟最好不要超过16MHz。如果使用更高的BDCSI时钟以求更快的通信速率，就必须在软件驱动中动态计算并增加DLY值，否则在核心繁忙或低速运行时，读操作将频繁失败或读到错误数据。

4. S12Z调试模块（DBG）原理与应用

BDC提供了基础的读写和命令控制能力，而S12Z Debug (DBG) 模块则在此基础上，提供了更强大的 实时调试 功能，如硬件断点、总线跟踪和性能分析，两者协同工作，构成完整的片上调试系统。

4.1 DBG模块核心功能架构

DBG模块的核心是一个由 四个比较器（A, B, C, D） 和一个 状态序列器 驱动的触发与跟踪系统。

• 比较器 ：持续监控CPU的地址和数据总线。比较器A和C功能最强，可以同时比较地址和32位数据（并可设置数据掩码）；比较器B和D则只比较地址。每个比较器都可以配置为监视程序计数器（PC）地址或数据访问地址，并可选择读或写周期。
• 匹配模式 ：不仅支持简单的“等于”匹配，还支持“地址范围内”和“地址范围外”两种高级匹配模式。例如，可以设置比较器A和B组成一个地址范围（A为下限，B为上限），当PC运行到此代码区间内时触发。
• 状态序列器 ：这是一个简单的状态机（通常有多个状态，如State0, State1, State2...）。比较器的匹配事件、外部事件或软件触发可以驱动状态迁移。最终，到达某个特定状态（如最终状态）可以触发 断点 或 开始/停止跟踪 。
• 断点类型 ：可配置为触发后使CPU进入 后台调试模式（BDM） ，或者执行一个 软件中断（SWI） 。BDM断点会完全暂停CPU，交由调试器控制；SWI断点则会跳转到中断服务程序，为高级调试场景（如数据记录）提供了灵活性。
• 跟踪缓冲区 ：一个片上的FIFO，用于存储跟踪信息。通过一个2字节的窗口（ DBGTB 寄存器）可被主机读取。

4.2 跟踪模式深度解析

DBG模块提供四种跟踪模式，适应不同的调试需求：

1. 普通模式（Normal） ：只存储 程序流改变（Change of Flow, COF） 时的PC值。COF包括跳转、分支、调用、中断等。这是最节省缓冲区空间的方式，用于快速了解程序执行流程。
2. 循环1模式（Loop1） ：与普通模式类似，但会抑制连续的、重复的源地址条目。这对于分析循环代码特别有用，可以避免跟踪缓冲区被单次循环的多次迭代快速填满。
3. 详细模式（Detail） ：存储 所有 读写访问周期的地址和数据。这是最强大的模式，可以完整重现总线的活动，用于排查复杂的数据交互问题，但也会最快地填满跟踪缓冲区。
4. 纯PC模式（Pure PC） ：存储 所有 的PC地址值。这比普通模式信息更全，但比详细模式数据量小，用于需要更细致指令流分析的场景。

跟踪触发与对齐 ：通过 TALIGN 位，可以设置触发事件（如比较器匹配到达最终状态）与跟踪记录的开始、结束或中间点对齐。例如，可以设置为“触发时开始跟踪”（Begin），这样就能捕获到触发点之后的所有执行情况；或者“触发时停止跟踪”（End），用于捕获导致触发的事件序列。

4.3 外部事件与性能分析接口

DBG模块提供了两个重要的外部接口，增强了调试的灵活性：

1. 外部事件输入（DBGEEV） ：可以将一个外部引脚信号映射到DBG模块。这个信号可以配置为：
   • 强制状态序列器进行状态迁移。
   • 在跟踪使能时，强制向跟踪缓冲区插入一个条目。
   • 作为跟踪缓冲区的“门控”信号（高电平时抑制记录，低电平时允许记录）。这允许外部硬件事件（如某个传感器信号跳变）与片上调试动作深度联动。
2. 性能分析输出（PDO） ：这是一个串行数据输出引脚，配合一个时钟输出（PDOCLK），可以实时地将编码后的代码流信息发送给外部分析工具。这实现了真正的 非侵入式性能分析 ，外部工具可以重建CPU的指令执行流，进行代码覆盖率、执行时间统计等高级分析，而完全不影响芯片本身的运行。

4.4 寄存器配置要点与实战流程

DBG模块的配置看似寄存器繁多，但遵循一个清晰的逻辑链。一个典型的设置流程如下：

1. 解除武装与准备 ：确保 DBGC1.ARM 位为0， DBGSR.PTACT （性能分析激活）为0，此时可以配置大多数寄存器。
2. 配置比较器 ：设置 DBGACTL 、 DBGBCTL 等比较器控制寄存器，使能比较器（ COMPE ），选择是监控指令（ INST ）还是数据访问（ INST=0 并设置 RW ），并写入目标地址（ DBGAAH/L 等）和数据值（ DBGAD0-3 ）及掩码（ DBGADM0-3 ）。
3. 配置比较器模式 ：通过 DBGC2 寄存器，设置比较器对（A/B和C/D）是独立匹配还是组成地址范围进行匹配。
4. 配置状态序列器 ：通过 DBGSCR1/2/3 寄存器，定义每个状态下，各个比较器匹配（ MATCH0-3 ）将导致状态机跳转到哪个下一状态。这构成了复杂的触发条件序列。
5. 配置跟踪 ：通过 DBGTCRH/L 寄存器，选择跟踪源（ TSOURCE ，通常为CPU）、跟踪模式（ TRCMOD ）、触发对齐方式（ TALIGN ）等。如果使用性能分析，还需设置 PROFILE 和 PDOE 位。
6. 配置断点与外部事件 ：在 DBGC1 中，设置 BRKCPU 使能CPU断点，选择断点类型（ BDMBP ，是进入BDM还是触发SWI）。配置外部事件功能（ EEVE 位）。
7. 武装模块 ：将 DBGC1.ARM 位写1。此时状态序列器进入State1，模块开始监控总线。 一旦武装，绝大多数寄存器将变为只读 ，只有 ARM 和 TRIG 位可写。
8. 运行与触发 ：CPU运行用户程序。当预设的复杂条件序列满足时，状态序列器跳转到最终状态（如State0），触发断点（CPU进入BDM或执行SWI）和/或跟踪动作。
9. 读取数据 ：触发后，通过BDC接口读取 DBGSR 等状态寄存器了解触发原因，并从 DBGTB 寄存器窗口读取跟踪缓冲区中的数据。

关键注意事项 ：手册中特别警告，在跟踪使能时，必须正确设置 TSOURCE 位。如果 TSOURCE 选择错误（例如指向未实现的总线），跟踪将无法正常工作。此外，当 PROFILE 位（性能分析使能）被置位时，读取 DBGTB （跟踪缓冲区）的行为是未定义的，两者不能同时使用。

5. 复杂调试场景下的联合应用与问题排查

5.1 单步执行（STEP1）与握手协议的交互

BDC提供了 STEP1 命令，用于在活跃BDM模式下让CPU单步执行一条用户指令。当硬件握手协议使能时，单步执行的过程也与ACK脉冲紧密相关。

• 正常单步 ：主机发送 STEP1 命令 -> CPU执行一条指令 -> BDC发出ACK脉冲 -> 主机收到ACK，知道单步完成，可以读取寄存器或内存查看结果。
• 单步进入STOP指令 ：如果单步执行的是一条 STOP 指令，且 BDCCSR.STOP 标志被设置，则BDC会发出一个 Long-ACK脉冲 ，同时置位 STOP 标志。这通知主机，设备已进入停机模式。当后续一个中断将设备唤醒时，设备会直接进入活跃BDM，PC指向该中断的服务程序入口。
• 单步进入WAI指令 ：情况更为特殊。当单步执行 WAI （等待中断）指令时， STEP1 命令 无法完成 ，因为CPU开始执行WAI后，在中断发生前无法进入活跃BDM。此时，BDC会设置 BDCCSR.WAIT 和 NORESP 标志，如果握手协议使能，则发出Long-ACK。设备进入等待模式。当中断到来时，设备离开等待模式并进入活跃BDM，PC指向中断服务程序。 注意 ：对于这个 STEP1 命令，不会产生第二个ACK。

5.2 非侵入式调试的实践挑战

“非侵入式”是BDC+DBG系统的核心卖点，但在实践中需要仔细权衡。

• STEAL=0 的局限性 ：当设置为低优先级、仅使用空闲周期时，如果应用程序的代码是高度优化、连续执行、几乎没有空闲周期的（例如一个紧密的数学计算循环），那么BDC的访问请求可能会一直得不到响应，最终触发NORESP和Long-ACK。此时调试器会显得“无响应”。解决方法通常是：1) 在代码中故意插入少量 NOP 指令创造空闲周期；2) 临时切换到 STEAL=1 模式进行关键数据读取；3) 使用 BACKGROUND 命令先暂停CPU。
• 跟踪缓冲区的深度限制 ：DBG的跟踪缓冲区大小有限。在详细模式下，几次内存访问就可能将其填满。因此，必须精心设置触发条件（例如，仅在某个函数范围内触发跟踪），或使用“中点对齐”模式，只捕获触发点前后的有限数据。
• 外部总线访问的延迟 ：如果MCU通过扩展总线访问外部存储器，此类访问可能被插入等待状态（stretch cycles）。手册提醒，即使在握手禁用模式下，如果发生了这种带延长的读访问，主机在数据检索开始前未能成功访问， NORESP 标志也会被置位。主机需要能识别这种情况，它并不意味着失败，只是访问尚未完成，可能在后续周期成功。

5.3 典型问题排查速查表

现象	可能原因	排查步骤与解决方案
调试器连接失败，无法识别目标	1. BKGD引脚连接错误或接触不良。 2. 复位电路问题，MCU未正常启动。 3. BDC模块在芯片中被禁用（某些安全配置）。	1. 检查硬件连接，确保BKGD/RESET等引脚连接正确。 2. 测量复位引脚波形，确保MCU已退出复位状态。 3. 查阅芯片特定数据手册，确认BDC是否默认启用，或检查相关选项字节/闪存配置。
可以连接，但读写内存不稳定，时对时错	1. 时钟频率不匹配 （核心时钟太慢，BDCSI太快），违反 f_core >= f_bdcsi/4 规则。 2. 握手协议未使能，且主机等待时间（DLY）不足。 3. 电气干扰，BKGD线过长或未做屏蔽。	1. 降低调试器端的BDCSI时钟频率，或确保MCU核心时钟在调试期间足够高。 2. 发送 ACK_ENABLE 命令，确认是否收到ACK响应。如果收到，则使用握手协议；如果未收到，则需在驱动中增加保守的固定延迟。 3. 缩短调试线缆，检查接地，在BKGD线上串联一个小电阻（如100欧姆）以减少振铃。
单步执行时，程序跑飞或行为异常	1. 单步执行 STOP / WAI 指令后未正确处理Long-ACK和状态标志。 2. 外设（如定时器、通信模块）在BDM模式下未“冻结”（freeze），继续运行干扰了程序状态。	1. 在调试器软件中，检测到Long-ACK后应主动读取 BDCCSR 寄存器，检查 STOP / WAIT 标志，并据此更新调试器的CPU状态显示。 2. 查阅MCU手册，了解哪些外设在BDM模式下支持冻结功能。在单步调试涉及精密时序的代码时，考虑启用相关外设的冻结功能。
硬件断点不触发	1. DBG模块未正确武装（ ARM 位未置1）。 2. 比较器配置错误（地址、模式、读/写选择）。 3. 状态序列器配置逻辑错误，未能到达触发断点的最终状态。 4. 断点类型（BDM/SWI）与当前模式不匹配（如BDM断点但BDC未使能）。	1. 确认在配置完所有DBG寄存器后，写入了 DBGC1 并设置了 ARM=1 。 2. 使用调试器内存窗口，反复核对写入DBG相关寄存器的值是否正确。 3. 绘制简单的状态迁移图，验证比较器匹配事件能否按预期驱动状态机。 4. 如果使用SWI断点，确保中断向量表已正确设置，并且SWI中断服务程序存在。
跟踪缓冲区读不到数据，或数据混乱	1. 跟踪未使能（ TSOURCE 未正确设置）。 2. 跟踪触发条件从未满足。 3. 跟踪缓冲区在读取前已溢出（ PTBOVF 标志被置位）。 4. 同时使能了跟踪（ TSOURCE ）和性能分析（ PROFILE ），两者冲突。	1. 检查 DBGTCRH 寄存器，确保 TSOURCE 位已设置为从CPU跟踪。 2. 检查触发逻辑，可以先用一个简单的地址匹配触发断点，确保DBG基本功能正常，再叠加复杂条件。 3. 在读取跟踪数据前，先读取 DBGEFR 寄存器检查 PTBOVF （跟踪缓冲区溢出）标志。如果溢出，数据可能不完整。 4. 确保 PROFILE 位和 TSOURCE 位不会同时被置1。

5.4 低功耗调试的特殊考量

在汽车电子中，低功耗模式调试很常见。当MCU进入 STOP 或 WAIT 模式时：

• 外部事件（DBGEEV）被忽略 ：因为输入同步器的时钟被关闭。
• 首次ACK为Long-ACK ：如前所述，从这些模式退出后的第一次ACK是Long-ACK，用于指示异常。
• 性能分析输出停止 ： PDO 引脚在低功耗模式下通常无输出。
• 调试连接保持 ：只要BDC使能，即使CPU停机，主机仍然可以通过BDC接口访问内存和寄存器（前提是相关电源域未关闭），这对于检查深睡状态下的变量非常有用。

在实际项目中，尤其是汽车ECU开发，调试器的稳定性至关重要。我个人的经验是，在项目初期就基于芯片参考手册和这份速查表，编写或验证调试器驱动的底层握手、超时、错误处理逻辑，并进行长时间的压力测试（连续读写、频繁连接断开、高低温环境），远比在项目后期被偶发的调试连接问题搞得焦头烂额要高效得多。理解ACK脉冲每一个边沿的意义，理解 STEAL 位对系统实时性的微妙影响，才能让这套强大的片上调试系统真正为你所用，而非成为一个黑盒和问题的来源。